Altera UART IP 核
Altera UART IP Core
我正在尝试使用 FPGA 进行一些测试，并在尝试使用 Quartus II v13.0 SP1 和 Megawizard 插件将 UART 添加到我的设计时，我意识到那里没有可用的 UART，但它可从 Qsys 工具获得。
我的问题是关于从 Qsys 系统添加这个 IP。
我不想添加 NIOS II 处理器，所以我想使用信号（它的端口）而不是 Avalon MMS 功能（通过寄存器）来控制这个 IP。
我不确定这是否可能。
另一个问题，寻找用于实例化Qsys 系统的VHDL 模板我没有找到.vhd 文件。
我应该如何在我的 Quartus II 设计中实例化它？
要回答您的最后一个问题，首先 a) 检查 Qsys 是否正在生成 Verilog 或 VHDL（如果重要的话）； b) 通过将 QIP 文件添加到位于 <Qsys-project-directory>/synthesis/<qsys-project-name>.qip 的项目中来包含您的 Qsys 项目文件。 QIP 文件的功能类似于头文件，列出了所有 Qsys 生成的文件的名称以便于包含。
Qsys 还有一个选项卡，其中详细说明了系统的 HDL 实例化。
至于你的 UART，你有几个选择。一种可能性是导出 Avalon 接口（使其成为 Qsys 模块的可用端口），然后为您的 IP 内核编写一个简单的控制器以与其连接。或者，您可以查看第三方 IP（可能是 http://opencores.org/project,uart2bus 之类的东西？）。
我正在尝试使用 FPGA 进行一些测试，并在尝试使用 Quartus II v13.0 SP1 和 Megawizard 插件将 UART 添加到我的设计时，我意识到那里没有可用的 UART，但它可从 Qsys 工具获得。
我的问题是关于从 Qsys 系统添加这个 IP。
我不想添加 NIOS II 处理器，所以我想使用信号（它的端口）而不是 Avalon MMS 功能（通过寄存器）来控制这个 IP。 我不确定这是否可能。
另一个问题，寻找用于实例化Qsys 系统的VHDL 模板我没有找到.vhd 文件。 我应该如何在我的 Quartus II 设计中实例化它？
要回答您的最后一个问题，首先 a) 检查 Qsys 是否正在生成 Verilog 或 VHDL（如果重要的话）； b) 通过将 QIP 文件添加到位于 <Qsys-project-directory>/synthesis/<qsys-project-name>.qip 的项目中来包含您的 Qsys 项目文件。 QIP 文件的功能类似于头文件，列出了所有 Qsys 生成的文件的名称以便于包含。
Qsys 还有一个选项卡，其中详细说明了系统的 HDL 实例化。
至于你的 UART，你有几个选择。一种可能性是导出 Avalon 接口（使其成为 Qsys 模块的可用端口），然后为您的 IP 内核编写一个简单的控制器以与其连接。或者，您可以查看第三方 IP（可能是 http://opencores.org/project,uart2bus 之类的东西？）。