使用 VIVADO HLS 进行协同仿真
cosimulation using VIVADO HLS
Xilinx 系统生成器可用于原始 MATLAB 参考模型和实际硬件板之间的协同仿真。我们可以按照类似的程序在原始 C++ 参考模型（在 HDL 的数据类型和算法优化之前）和 VIVADO HLS 中的实际硬件板之间进行协同仿真吗？
是的，我们可以！如果您已经有一个 C++ 参考模型，您可以将其结果与在 FPGA 上加速的主机和设备端代码进行比较。我在 OpenCL 中使用 host/device 术语，这是 Vitis 目前用于 C++ FPGA 内核的术语。通常，PCIe to/from FPGA 中的所有缓冲区处理都由主机端代码完成，而数据由设备端代码操作。 Vitis 和 SDAccel（早期版本）流程具有 FPGA 代码的软件仿真以及硬件仿真，后者实际上是 xsim 对代码的主机和设备部分的联合仿真。最后，您可以 运行 FPGA 在实际硬件板（例如 AWS F1 实例）上编译成比特流。你有你的 C++ 原始模型来与 2 个仿真和 FPGA 上的实际执行进行比较。
Xilinx 系统生成器可用于原始 MATLAB 参考模型和实际硬件板之间的协同仿真。我们可以按照类似的程序在原始 C++ 参考模型（在 HDL 的数据类型和算法优化之前）和 VIVADO HLS 中的实际硬件板之间进行协同仿真吗？
是的，我们可以！如果您已经有一个 C++ 参考模型，您可以将其结果与在 FPGA 上加速的主机和设备端代码进行比较。我在 OpenCL 中使用 host/device 术语，这是 Vitis 目前用于 C++ FPGA 内核的术语。通常，PCIe to/from FPGA 中的所有缓冲区处理都由主机端代码完成，而数据由设备端代码操作。 Vitis 和 SDAccel（早期版本）流程具有 FPGA 代码的软件仿真以及硬件仿真，后者实际上是 xsim 对代码的主机和设备部分的联合仿真。最后，您可以 运行 FPGA 在实际硬件板（例如 AWS F1 实例）上编译成比特流。你有你的 C++ 原始模型来与 2 个仿真和 FPGA 上的实际执行进行比较。