我的测试台有错误，无法编译这个字符（'）

Question

我想用它来计算，但是如果你认为你可以为我写一个更好的测试平台，请帮助。

`timescale 1ns / 1ps


  module testbenchDR();
  reg Clk , r , c , i , l ;
  wire  [15:0] dout1 ;
  wire [15:0] bus;
   DR   U0 ( clk, r , c , i , l , dout1 , bus ) ; 
  initial   begin
  clk   =    0 ;
  forever  begin
  clk  =  ~ clk;                                                                                                                                                              
  #20;
  end
  end

  initial    begin
  { r  ,c , i ,  l }   =   4’b0100   ;  /* bus    =  16 ‘ h0f0f;  #200;*/
  { r  ,c , i ,  l }   =   4’b0001   ;   #200;
  { r  ,c , i ,  l }   =   4’b0010  ;   #200;
  { r  ,c , i ,  l }   =   4’b0011      ;   #200;
  { r  ,c , i ,  l }   =   4’b1000  ;   #200;
  { r  ,c , i ,  l }   =   4’b0110      ;   #200;
   end
  endmodule

Answer 1

很奇怪。在我看来，您的 apostrophe 看起来很奇怪。但是，当我将您的代码复制并粘贴到我的编辑器中时，它看起来不错。只需尝试复制并粘贴此代码：

initial begin
      { r  ,c , i ,  l }   =   4'b0100;
      { r  ,c , i ,  l }   =   4'b0001;   #200;
      { r  ,c , i ,  l }   =   4'b0010;   #200;
      { r  ,c , i ,  l }   =   4'b0011;   #200;
      { r  ,c , i ,  l }   =   4'b1000;   #200;
      { r  ,c , i ,  l }   =   4'b0110;   #200;
end

附带说明，我遇到了编译错误。变化：

  reg Clk , r , c , i , l ;

至（小写clk）：

  reg clk , r , c , i , l ;

这是您在 edaplayground 上的代码运行，没有 DR 模块（因为您没有 post 该代码）。

我的测试台有错误，无法编译这个字符（'）

My testbench has errors and can't compile this character ( ’ )

verilog

test-bench