VHDL中wait、无限循环、while循环、for循环语句的综合
Synthesis for statements of wait, infinite loop, while loop, and for loop in VHDL
我几乎不使用 Verilog 中的任何循环来进行综合，除了在存储器初始化时使用“for”循环。
在VHDL中，建议在综合中限制wait语句的使用。那么，wait语句的用法在什么条件下可以合成呢？其他循环语句如何，例如无限循环 ([loop_label]LOOP ... END LOOP)、while 循环和 for 循环？
您可以使用循环来迭代数组或向量。
等待语句不可综合，仅用于模拟。通常等待 x 时间或等待直到 y 发生是通过实现计数器 and/or 状态机来完成的。
无限循环无法工作，因为您需要无限大的芯片来创建硬件。
我几乎不使用 Verilog 中的任何循环来进行综合，除了在存储器初始化时使用“for”循环。
在VHDL中，建议在综合中限制wait语句的使用。那么，wait语句的用法在什么条件下可以合成呢？其他循环语句如何，例如无限循环 ([loop_label]LOOP ... END LOOP)、while 循环和 for 循环？
您可以使用循环来迭代数组或向量。 等待语句不可综合，仅用于模拟。通常等待 x 时间或等待直到 y 发生是通过实现计数器 and/or 状态机来完成的。 无限循环无法工作，因为您需要无限大的芯片来创建硬件。