生成 if 条件必须是常量表达式

Question

我正在尝试为 RISC-V 程序集创建一个即时生成器，但我遇到了 if 语句。这是我在 Verilog 中的代码：

module signextend(in, out, sel);
    parameter nin = 32;
    parameter nout = 32;
    input [nin-1:nin-25] in;
    input [2:0] sel;
    output [nout-1:0] out;
    
    if (sel == 3'b000)
        begin
            assign out[19:0] = in[31:12];
            assign out[31:20] = {12{in[31]}};
        end
    else if (sel == 3'b001) 
        begin
            assign out[11:0] = in[31:20];
            assign out[31:12] = {20{in[31]}};
        end
    else if (sel == 3'b010)
        begin
            assign out[4:0] = in[24:20];
            assign out[31:5] = 0;
        end
    else if (sel == 3'b011)
        begin
            assign out[3:0] = in[11:8];
            assign out[4:9] = in[30:25];
            assign out[10] = in[7];
            assign out[11] = in[31];
            assign out[31:12] = {20{in[31]}};
        end
    else if (sel == 3'b100)
        begin
            assign out[4:0] = in[11:7];
            assign out[11:5] = in[31:25];
            assign out[31:12] = {20{in[31]}};
        end
    else if (sel == 3'b101)
        begin
            assign out[9:0] = in[21:30];
            assign out[10] = in[20];
            assign out[18:11] = in[19:12];
            assign out[19] = in[31];
            assign out[31:20] = {12{in[31]}};
        end 
    else 
        assign out = 32'hxxxx;  
endmodule

每个if语句都存在问题：生成if条件必须是常量表达式。

Answer 1

您需要将所有代码放在 always 块中并删除 assigns:

always @(*) begin
  if (sel == 3'b000)
      begin
          out[19:0] = in[31:12];
          out[31:20] = {12{in[31]}};
      end
  else if (sel == 3'b001) 
    // etc

一个 always 块包含 一点软件（你的 if 语句）模拟了 一点硬件（生成的组合逻辑）。

在 always（或 initial）块之外使用 if 语句是合法的，但这意味着不同的东西。那么就是有条件的包含硬件，即如果某个条件为真，包含这个硬件。这样的 condition 必须是 static，即在编译时固定。它不能是一个输入，就像你的 sel。如果你仔细想想，这完全有道理：你怎么能创造出一些根据某些输入的值神奇地出现和消失的硬件？你不能。这就是您收到错误的原因。

您需要删除 assigns，因为虽然在 always 块中使用 assign 是合法的，但这意味着一些奇怪的事情。永远不要这样做。

生成 if 条件必须是常量表达式

The generate if condition must be a constant expression

if-statement

verilog

modelsim

riscv

sign-extension