如何在verilog中为2to4解码器编写行为级代码？

Question

我想在 Verilog 中使用 for 循环为 2 到 4 解码器编写行为级代码。这是我尝试过的，但我似乎总是得到输出 0:

module decoder2x4Beh(a,e,q);
input e;
input [1:0]a;
output reg [3:0]q;
integer int_a,i;
always @(a) int_a = a;
initial begin
if(e) begin
 for(i=0;i<4;i=i+1) begin
  if(int_a==i)begin
  q[i] = 1'b1;
  end
 end
end
else q=4'b0;
end
endmodule

这是我的测试平台：

module testDecoder2x4();
reg e;
reg [1:0]a;
wire [3:0]q;
//decoder3x8 dec1(.d(d),.y(y));
//decoder2x4_df dec2(.a(a),.e(e),.q(q));
decoder2x4Beh dec3(.a(a),.e(e),.q(q));
integer k;
initial
begin
{e,a} = 3'b0;
$monitor($time," enable %b input code = %b   output q3 %b q2 %b q1 %b q0 %b",e,a,q[3],q[2],q[1],q[0]);
for(k=0;k<16;k=k+1)
begin
#10 {e,a} = k;
end
end
initial
#120 $stop;
endmodule

Answer 1

在decoder2x4Beh中，更改：

initial begin

至：

always @* begin

intital 块仅在时间 0 执行一次，但您希望只要其任何输入信号发生变化就执行该块。

这是我得到的输出，显示 q 变化：

               0 enable 0 input code = 00   output q3 0 q2 0 q1 0 q0 0
              20 enable 0 input code = 01   output q3 0 q2 0 q1 0 q0 0
              30 enable 0 input code = 10   output q3 0 q2 0 q1 0 q0 0
              40 enable 0 input code = 11   output q3 0 q2 0 q1 0 q0 0
              50 enable 1 input code = 00   output q3 1 q2 0 q1 0 q0 1
              60 enable 1 input code = 01   output q3 1 q2 0 q1 1 q0 1
              70 enable 1 input code = 10   output q3 1 q2 1 q1 1 q0 1
              80 enable 1 input code = 11   output q3 1 q2 1 q1 1 q0 1
              90 enable 0 input code = 00   output q3 0 q2 0 q1 0 q0 0
             100 enable 0 input code = 01   output q3 0 q2 0 q1 0 q0 0
             110 enable 0 input code = 10   output q3 0 q2 0 q1 0 q0 0

Answer 2

您有几个问题：

您在 decoder2x4Beh 中的操作代码仅在时间 0 执行一次，因为您放入了 initial 块。相反，它应该是 always 块的一部分。例如

always @* begin
   if(e) begin
      for(i=0;i<4;i=i+1) begin
         if(int_a==i)begin
            q[i] = 1'b1;
         end
      end
   end
   else 
     q=4'b0;
end

{e,a} = k, 只会为某些序列设置启用。我认为您应该在 tb 的开头提供重置，然后通过模拟过程断言 'e'。
您最好使用 always @* 以避免敏感列表不完整的问题。
您应该开始在设计中使用时钟。
良好的缩进有助于阅读您的程序。

如何在verilog中为2to4解码器编写行为级代码？

How to write a behavioral level code for 2to4 decoder in verilog?

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