为什么要在VHDL 的语句前加一个名字？

Question

ARCHITECTURE synthesis1 OF vending IS
    TYPE statetype IS (Idle, Opt1, Opt2, Error);
SIGNAL currentstate, nextstate : statetype;
BEGIN
    fsm1: PROCESS( buttons, currentstate ) -- Is necessary to give the PROCESS bl a name?
    BEGIN
    -- Process the input
    END PROCESS; 
END synthesis1;

有必要给Process起个名字吗？为什么要设置名称？

Answer 1

没有。没有必要。它是可选的。但是，有时有用为 process （或其他语句）命名，例如，使您的代码更易于阅读。

为什么要在VHDL 的语句前加一个名字？

Why should add a name before the statement in VHDL?

vhdl