Error: "Failed to find 'return' in hierarchical name 'return" when simulate in ModelSim
Error: "Failed to find 'return' in hierarchical name 'return" when simulate in ModelSim
我正在编写一个 verilog 程序。当我编译时,没有错误。但是当我模拟这个程序时,有一个错误:"MixColumns.v(14): (vopt-7063) Failed to find 'return' in hierarchical name 'return'."
我应该怎么做才能解决这个问题?非常感谢你
这是我的 Verilog 代码
module MixColumns(
input [127:0] before_MixColumns,
output reg [127:0] after_MixColumns
);
function [7:0] mul_2;
input [7:0] a;
begin
mul_2 = (a[7] == 1) ? ((a << 1) ^ 8'b00011011) : (a << 1);
end
endfunction
function reg [7:0] mul_3 (input [7:0] a);
return (a ^ mul_2(a));
endfunction
function reg [31:0] matrix_mul_word (input [31:0] a);
begin
matrix_mul_word[31:24] = mul_2(a[31:24]) ^ mul_3(a[23:16]) ^ a[15:8] ^ a[7:0] ;
matrix_mul_word[23:16] = a[31:24] ^ mul_2(a[23:16]) ^ mul_3(a[15:8]) ^ a[7:0] ;
matrix_mul_word[15:8] = a[31:24] ^ a[23:16] ^ mul_2(a[15:8]) ^ mul_3(a[7:0]) ;
matrix_mul_word[7:0] = mul_3(a[31:24]) ^ a[23:16] ^ a[15:8] ^ mul_2(a[7:0]) ;
end
endfunction
always @*
begin
after_MixColumns[127:96] = matrix_mul_word(before_MixColumns[127:96]);
after_MixColumns[95:64] = matrix_mul_word(before_MixColumns[95:64] );
after_MixColumns[63:32] = matrix_mul_word(before_MixColumns[63:32] );
after_MixColumns[31:0] = matrix_mul_word(before_MixColumns[31:0] );
end
endmodule
您的文件名“MixColumns.v”被解释为 Verilog,但 return
语句是 SystemVerilog 的一个特性。此外,Verilog 要求在函数和任务的程序块周围使用 begin/end
括号。
将文件名更改为 *.sv
文件扩展名。
我正在编写一个 verilog 程序。当我编译时,没有错误。但是当我模拟这个程序时,有一个错误:"MixColumns.v(14): (vopt-7063) Failed to find 'return' in hierarchical name 'return'." 我应该怎么做才能解决这个问题?非常感谢你 这是我的 Verilog 代码
module MixColumns(
input [127:0] before_MixColumns,
output reg [127:0] after_MixColumns
);
function [7:0] mul_2;
input [7:0] a;
begin
mul_2 = (a[7] == 1) ? ((a << 1) ^ 8'b00011011) : (a << 1);
end
endfunction
function reg [7:0] mul_3 (input [7:0] a);
return (a ^ mul_2(a));
endfunction
function reg [31:0] matrix_mul_word (input [31:0] a);
begin
matrix_mul_word[31:24] = mul_2(a[31:24]) ^ mul_3(a[23:16]) ^ a[15:8] ^ a[7:0] ;
matrix_mul_word[23:16] = a[31:24] ^ mul_2(a[23:16]) ^ mul_3(a[15:8]) ^ a[7:0] ;
matrix_mul_word[15:8] = a[31:24] ^ a[23:16] ^ mul_2(a[15:8]) ^ mul_3(a[7:0]) ;
matrix_mul_word[7:0] = mul_3(a[31:24]) ^ a[23:16] ^ a[15:8] ^ mul_2(a[7:0]) ;
end
endfunction
always @*
begin
after_MixColumns[127:96] = matrix_mul_word(before_MixColumns[127:96]);
after_MixColumns[95:64] = matrix_mul_word(before_MixColumns[95:64] );
after_MixColumns[63:32] = matrix_mul_word(before_MixColumns[63:32] );
after_MixColumns[31:0] = matrix_mul_word(before_MixColumns[31:0] );
end
endmodule
您的文件名“MixColumns.v”被解释为 Verilog,但 return
语句是 SystemVerilog 的一个特性。此外,Verilog 要求在函数和任务的程序块周围使用 begin/end
括号。
将文件名更改为 *.sv
文件扩展名。