我想在 Quartus2 Verilog 中进行类型转换

Question

我想在Quartus2 Verilog中进行类型转换......

整数到 reg

例如）

整数 a = 10;

reg[3:0] b;

$cast(b,a);

但是 $cast 不支持合成..

Answer 1

整型之间无需显式转换； Verilog 是松散类型的，并定义了许多不同类型之间的隐式转换。你可以只写：

b = a;

显式转换是 SystemVerilog 的一项功能，具有两种不同的形式：静态和动态。

您对内置或使用的定义类型使用静态转换：

typedef reg [3:0] uint4_t;

b = uint4_t'(a);

这对于综合来说是可以接受的。

动态 $cast 运算符针对具有继承的 class 变量赋值。它不会期望综合工具支持这一点。

I want to type conversion in Quartus2 Verilog