Error (10448): VHDL error at teste.vhd(33): record type std_ulogic is used but not declared

Question

我正在尝试做一项工作，这个错误让我很无聊，我转到了一个新项目 teste.vhdl 并且这种情况不断发生，我需要有两个时钟障碍，一个用于输入，另一个用于输出, 将 timequest 与组合逻辑结合使用。 'and' 只是一个例子。

library ieee;
use ieee.std_logic_1164.all;
--use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;

ENTITY teste IS
PORT(
    clock :     in std_logic;
    clear :     in std_logic;
    a       :   in std_logic_vector(3 downto 0);
    b       :   in std_logic_vector(3 downto 0);
    s       :   out std_logic_vector(3 downto 0)
);
END teste;

ARCHITECTURE comportamento OF teste IS
signal a1,b1,s1 : std_logic_vector(3 downto 0);
begin

FF_in: process(clock.clear)
 begin
    if clear = '1' then
        a1 <= "0000";
        b1 <= "0000";
    elsif clock'event and clock = '1' then
        a1 <= a;
        b1 <= b;
    end if;
end process;
    
    s1 <= a1 and b1;
    
FF_out: process(clock.clear)
 begin
    if clear = '1' then
        s <= "0000";
    elsif clock'event and clock = '1' then
        s <= s1;
    end if;
end process;
    
END comportamento;

Answer 1

您使用过.而不是 , 在进程敏感列表中。用一个 。正在尝试访问记录字段。