VHDL转Verilog，具体案例
Converting from VHDL to Verilog, specific cases
我习惯用 VHDL 编程，我想知道 "best" 方法来执行我在 Verilog 中的 VHDL 中使用的某些类型的操作。我想这些问题中的每一个都可能是他们自己的专用问题，但我认为如果人们只是为了在一个地方看到一堆 Verilog 示例而不是分散在 5 个问题中，那么收集这些问题会很好。谢谢。
以下是我希望看到的最佳实践的一些示例：
替补：
我知道对于 Verilog 中的信号分配，您可以这样做：
data <= 'b0;
这会将数据中的所有位分配为零，并且如果数据改变其宽度它仍然有效。巧妙的技巧，但是在实例化模块并将输入绑定为零时呢？例如
Data_Module UUT
(
.Data(8'h00), //'b0 doesn't work here
属性替换：
编写灵活的代码很好，所以我喜欢根据泛型定义我的端口宽度，这样如果端口宽度发生变化，只需快速更新泛型，一切仍然有效。我经常有这样的 VHDL 代码：
signal some_data : std_logic_vector(g_DATA_WIDTH+g_GENERIC-1 downto 0);
signal some2 : std_logic_vector(some_data'length-1 downto 0);
-- OR I may have this:
left_bit <= some_data'left;
长when/else链：
这个给我带来了麻烦。最好的方法是设置一个组合 always 块并在索引上使用 case 语句吗？这似乎有很多代码。使用 ? 运算符会导致一些难以辨认的代码，因此我不希望对长 when/else 链执行此操作。
some_data <= X"01" when index = 0 else
X"04" when index = 1 else
X"02" when index = 2 else
X"F0";
断言：
如何在 Verilog 中触发 modelsim 断言？我经常在我的 VHDL FIFO 上使用这些来检查 overflow/underflow 条件。例如
assert NOT_FIFO_OVERFLOW report "FIFO has overflowed, that's a bad thing" severity failure;
生成块：
在 VHDL 中，能够基于泛型生成代码块，或者如果该泛型不存在，则完全删除它是很好的。例如
g_LFSR_3 : if g_Num_Bits = 3 generate
w_XNOR <= r_LFSR(3) xnor r_LFSR(2);
end generate g_LFSR_3;
g_LFSR_4 : if g_Num_Bits = 4 generate
w_XNOR <= r_LFSR(4) xnor r_LFSR(3);
end generate g_LFSR_4;
状态机枚举：
在 Verilog 中，我真的需要为每个单独的状态创建 parameters 吗？如果这是最好的方法，我会这样做，但看起来很多。我喜欢在 VHDL 中，您可以创建一个仅包含每个状态的类型，然后创建该类型的状态机信号。
创建整数：
我经常有这样的代码：
signal Row_Count : integer range 0 to c_TOTAL_ROWS-1 := 0;
在 Verilog 中执行此操作的最佳方法是什么？我是否需要取 c_TOTAL_ROWS 的对数基数 2 来找到它的最大宽度，然后据此定义一个 reg？这似乎是很多工作。我相信 Verilog 默认创建 32 位整数，但如果不需要，我不想生成额外的逻辑。我也喜欢如果我超出预期范围，我的 Modelsim 模拟就会崩溃。
并不是所有的东西都可以直接翻译成Verilog。
替补：
Verilog
'b0 应该适用于端口偏角。应该有编译警告，而不是错误。一些模拟器试图向后兼容 IEEE Std 1364-2005，其中 'b0 是推断的 32'b0。根据 IEEE Std 1364-2005 § 3.5.1，此 32 位最大限制似乎已被删除。模拟器可能落后于标准。如果模块端口实例化 .Data('b0), 导致编译错误，这是模拟器限制。
SystemVerilog
SystemVerilog 添加了填充常量'0、'1、'x、&'z。 '0、'x、'z 与 IEEE Std 1364-2005 'b0、'bx、'bz 相同，少了一个字符。 'b1 是 {(N-1){1'b0},1'b1}，其中 '1 是 {N{1'b1}}，N 是目标的宽度 vector/packed-array。
属性替换：
Verilog
找不到。
SystemVerilog
logic [g_DATA_WIDTH+g_GENERIC-1:0] some_data;
logic [$size(some_data)-1:0] some2;
logic [$bits(some_data)-1:0] some3; // or with $bits for vector
// OR I may have this:
left_bit <= some_data[$left(ome_data)];
长when/else链：
Verilog/SystemVerilog （两者相同）
some_data <= (index == 0) ? 'h01 :
(index == 1) ? 'h04 :
(index == 2) ? 'h02 :
'hF0 ;
功能正常，但合成时可能无法提供最佳时机和区域。当某些合成器看到 ?: 时，它们将始终生成 2 对 1 多路复用器；如果他们看到一串嵌套的 ?: 它将创建一个 2 对 1 多路复用器链，即使 4 对 1 多路复用器（或其他多路复用器类型）可用。
打字多了一点，但这应该会提供更好的结果（相同的功能）
case(index)
0 : some_data <= 'h01;
1 : some_data <= 'h04;
2 : some_data <= 'h02;
default : some_data <= 'hF0;
endcase
断言：
Verilog
Verilog 语言中没有内置断言。创建一些 for of 检查器并不具有挑战性（例如，非重叠并发检查可以使用 always 块完成），但将错误标记到模拟器可能有点棘手。通常，全局错误计数器会增加失败次数，如果达到用户定义的错误限制，模拟将中止并显示 $finish。可能有 PLI/VPI 解决方案或特定于模拟器的解决方案。
SystemVerilog
SystemVerilog 有两种主要的断言类型；并发和即时。立即存在于程序块内（即开始-结束）
如：
optional_label : assert (NOT_FIFO_OVERFLOW) $error("FIFO has overflowed, that's a bad thing");
模块范围内的并发断言运行，在过程块之外。他们使用时钟参考。
optional_label : assert property (@(posedge clk) !$stable(fifo_ptr) |-> fifo_pt < FIFO_DEPTH) $error("FIFO has overflowed, that's a bad thing");
请参阅 IEEE Std 1800-2012 § 16。断言 以获得进一步的解释和示例。
注意 - 如果使用 UVM，请使用 `uvm_error 而不是 $error
生成块：
Verilog/SystemVerilog
在 Verilog 的 IEEE 标准 1364-2001 中添加了生成块。 generate-endgenerate 实际上是可选的，但可以作为很好的视觉参考。请参阅 IEEE Std 1800-2012 § 27。生成结构 以获得完整的详细信息
generate
if (g_Num_Bits = 3) begin : g_LFSR_3
xnor (w_XNOR, r_LFSR[3], r_LFSR[2]);
end : g_LFSR_3
if (g_Num_Bits = 4) begin : g_LFSR_4
always @* begin
w_XNOR = ~{r_LFSR[4] ^ r_LFSR[3]};
end
end
endgenerate
注意：在这个特定示例中，select 寻址也适用于 Verilog/System Verilog：w_XNOR = ~^r_LFSR[g_Num_Bits-:2]; IEEE Std 1800-2012 § 11.5.1
状态机枚举：
Verilog
如果需要使用名称而不是记忆索引，则必须在此处使用 parameter。在一个语句中定义多个参数是合法的，但是标识符仍然需要定义它的值。
SystemVerilog
支持枚举。参见 IEEE Std 1800-2012 § 6.19 枚举
示例：
typedef enum logic [3:0] { IDLE=0, START, STAGE[4:6], BLAH, STAGE[3] } states_e;
states_e state, next_state;
相当于写法：
parameter [3:0] IDLE = 4'd0,
START = 4'd1,
STAGE4 = 4'd2,
STAGE5 = 4'd3,
STAGE6 = 4'd4,
BLAH = 4'd5,
STAGE0 = 4'd6,
STAGE1 = 4'd7,
STAGE2 = 4'd8;
创建整数：
Verilog/SystemVerilog
使用 IEEE Std 1364-2005（Verilog 的最终版本）或 IEEE Std 1800 (SystemVerilog) 使用 reg [$clog2(c_TOTAL_ROWS)-1:0] Row_Count;
对于较旧的 Verilog（IEEE 标准 1364-1995 和 IEEE 标准 1364-2001），创建一个自定义函数来查找对数基数 2 的上限。示例：
function interger ceiling_log2(input integer value);
interger local_copy;
local_copy = value;
ceiling_log2 = 0;
while(local_copy!=0) begin
ceiling_log2 = ceiling_log2 + 1;
local_copy = local_copy >> 1;
end
return ceiling_log2;
endfunction
reg [ceiling_log2(c_TOTAL_ROWS)-1:0] Row_Count;
注意：某些合成器可能有限制
我习惯用 VHDL 编程，我想知道 "best" 方法来执行我在 Verilog 中的 VHDL 中使用的某些类型的操作。我想这些问题中的每一个都可能是他们自己的专用问题，但我认为如果人们只是为了在一个地方看到一堆 Verilog 示例而不是分散在 5 个问题中，那么收集这些问题会很好。谢谢。
以下是我希望看到的最佳实践的一些示例：
替补：
我知道对于 Verilog 中的信号分配，您可以这样做：
data <= 'b0;
这会将数据中的所有位分配为零，并且如果数据改变其宽度它仍然有效。巧妙的技巧，但是在实例化模块并将输入绑定为零时呢？例如
Data_Module UUT
(
.Data(8'h00), //'b0 doesn't work here
属性替换：
编写灵活的代码很好，所以我喜欢根据泛型定义我的端口宽度，这样如果端口宽度发生变化，只需快速更新泛型，一切仍然有效。我经常有这样的 VHDL 代码：
signal some_data : std_logic_vector(g_DATA_WIDTH+g_GENERIC-1 downto 0);
signal some2 : std_logic_vector(some_data'length-1 downto 0);
-- OR I may have this:
left_bit <= some_data'left;
长when/else链：
这个给我带来了麻烦。最好的方法是设置一个组合 always 块并在索引上使用 case 语句吗？这似乎有很多代码。使用 ? 运算符会导致一些难以辨认的代码，因此我不希望对长 when/else 链执行此操作。
some_data <= X"01" when index = 0 else
X"04" when index = 1 else
X"02" when index = 2 else
X"F0";
断言：
如何在 Verilog 中触发 modelsim 断言？我经常在我的 VHDL FIFO 上使用这些来检查 overflow/underflow 条件。例如
assert NOT_FIFO_OVERFLOW report "FIFO has overflowed, that's a bad thing" severity failure;
生成块：
在 VHDL 中，能够基于泛型生成代码块，或者如果该泛型不存在，则完全删除它是很好的。例如
g_LFSR_3 : if g_Num_Bits = 3 generate
w_XNOR <= r_LFSR(3) xnor r_LFSR(2);
end generate g_LFSR_3;
g_LFSR_4 : if g_Num_Bits = 4 generate
w_XNOR <= r_LFSR(4) xnor r_LFSR(3);
end generate g_LFSR_4;
状态机枚举：
在 Verilog 中，我真的需要为每个单独的状态创建 parameters 吗？如果这是最好的方法，我会这样做，但看起来很多。我喜欢在 VHDL 中，您可以创建一个仅包含每个状态的类型，然后创建该类型的状态机信号。
创建整数：
我经常有这样的代码：
signal Row_Count : integer range 0 to c_TOTAL_ROWS-1 := 0;
在 Verilog 中执行此操作的最佳方法是什么？我是否需要取 c_TOTAL_ROWS 的对数基数 2 来找到它的最大宽度，然后据此定义一个 reg？这似乎是很多工作。我相信 Verilog 默认创建 32 位整数，但如果不需要，我不想生成额外的逻辑。我也喜欢如果我超出预期范围，我的 Modelsim 模拟就会崩溃。
并不是所有的东西都可以直接翻译成Verilog。
替补：
Verilog
'b0 应该适用于端口偏角。应该有编译警告，而不是错误。一些模拟器试图向后兼容 IEEE Std 1364-2005，其中 'b0 是推断的 32'b0。根据 IEEE Std 1364-2005 § 3.5.1，此 32 位最大限制似乎已被删除。模拟器可能落后于标准。如果模块端口实例化 .Data('b0), 导致编译错误，这是模拟器限制。
SystemVerilog
SystemVerilog 添加了填充常量'0、'1、'x、&'z。 '0、'x、'z 与 IEEE Std 1364-2005 'b0、'bx、'bz 相同，少了一个字符。 'b1 是 {(N-1){1'b0},1'b1}，其中 '1 是 {N{1'b1}}，N 是目标的宽度 vector/packed-array。
属性替换：
Verilog
找不到。
SystemVerilog
logic [g_DATA_WIDTH+g_GENERIC-1:0] some_data;
logic [$size(some_data)-1:0] some2;
logic [$bits(some_data)-1:0] some3; // or with $bits for vector
// OR I may have this:
left_bit <= some_data[$left(ome_data)];
长when/else链：
Verilog/SystemVerilog （两者相同）
some_data <= (index == 0) ? 'h01 :
(index == 1) ? 'h04 :
(index == 2) ? 'h02 :
'hF0 ;
功能正常，但合成时可能无法提供最佳时机和区域。当某些合成器看到 ?: 时，它们将始终生成 2 对 1 多路复用器；如果他们看到一串嵌套的 ?: 它将创建一个 2 对 1 多路复用器链，即使 4 对 1 多路复用器（或其他多路复用器类型）可用。
打字多了一点，但这应该会提供更好的结果（相同的功能）
case(index)
0 : some_data <= 'h01;
1 : some_data <= 'h04;
2 : some_data <= 'h02;
default : some_data <= 'hF0;
endcase
断言：
Verilog
Verilog 语言中没有内置断言。创建一些 for of 检查器并不具有挑战性（例如，非重叠并发检查可以使用 always 块完成），但将错误标记到模拟器可能有点棘手。通常，全局错误计数器会增加失败次数，如果达到用户定义的错误限制，模拟将中止并显示 $finish。可能有 PLI/VPI 解决方案或特定于模拟器的解决方案。
SystemVerilog
SystemVerilog 有两种主要的断言类型；并发和即时。立即存在于程序块内（即开始-结束） 如：
optional_label : assert (NOT_FIFO_OVERFLOW) $error("FIFO has overflowed, that's a bad thing");
模块范围内的并发断言运行，在过程块之外。他们使用时钟参考。
optional_label : assert property (@(posedge clk) !$stable(fifo_ptr) |-> fifo_pt < FIFO_DEPTH) $error("FIFO has overflowed, that's a bad thing");
请参阅 IEEE Std 1800-2012 § 16。断言 以获得进一步的解释和示例。
注意 - 如果使用 UVM，请使用 `uvm_error 而不是 $error
生成块：
Verilog/SystemVerilog
在 Verilog 的 IEEE 标准 1364-2001 中添加了生成块。 generate-endgenerate 实际上是可选的，但可以作为很好的视觉参考。请参阅 IEEE Std 1800-2012 § 27。生成结构 以获得完整的详细信息
generate
if (g_Num_Bits = 3) begin : g_LFSR_3
xnor (w_XNOR, r_LFSR[3], r_LFSR[2]);
end : g_LFSR_3
if (g_Num_Bits = 4) begin : g_LFSR_4
always @* begin
w_XNOR = ~{r_LFSR[4] ^ r_LFSR[3]};
end
end
endgenerate
注意：在这个特定示例中，select 寻址也适用于 Verilog/System Verilog：w_XNOR = ~^r_LFSR[g_Num_Bits-:2]; IEEE Std 1800-2012 § 11.5.1
状态机枚举：
Verilog
如果需要使用名称而不是记忆索引，则必须在此处使用 parameter。在一个语句中定义多个参数是合法的，但是标识符仍然需要定义它的值。
SystemVerilog
支持枚举。参见 IEEE Std 1800-2012 § 6.19 枚举
示例：
typedef enum logic [3:0] { IDLE=0, START, STAGE[4:6], BLAH, STAGE[3] } states_e;
states_e state, next_state;
相当于写法：
parameter [3:0] IDLE = 4'd0,
START = 4'd1,
STAGE4 = 4'd2,
STAGE5 = 4'd3,
STAGE6 = 4'd4,
BLAH = 4'd5,
STAGE0 = 4'd6,
STAGE1 = 4'd7,
STAGE2 = 4'd8;
创建整数：
Verilog/SystemVerilog
使用 IEEE Std 1364-2005（Verilog 的最终版本）或 IEEE Std 1800 (SystemVerilog) 使用 reg [$clog2(c_TOTAL_ROWS)-1:0] Row_Count;
对于较旧的 Verilog（IEEE 标准 1364-1995 和 IEEE 标准 1364-2001），创建一个自定义函数来查找对数基数 2 的上限。示例：
function interger ceiling_log2(input integer value);
interger local_copy;
local_copy = value;
ceiling_log2 = 0;
while(local_copy!=0) begin
ceiling_log2 = ceiling_log2 + 1;
local_copy = local_copy >> 1;
end
return ceiling_log2;
endfunction
reg [ceiling_log2(c_TOTAL_ROWS)-1:0] Row_Count;
注意：某些合成器可能有限制