How do I fix Error: adder_out is an unknown type

Question

我的电路中需要一个加法运算。我尝试设计一个简单的加法器，如下所示：

`timescale 1ns / 1ps

module adder(
    input [7:0] adder_in1,
    input [7:0] adder_in2,
    output reg [7:0] adder_out
    );
    
    adder_out = adder_in1 + adder_in2;
endmodule

但是，这段代码给我一个错误，如下所示。我真的不确定如何更正此代码。请帮忙

Answer 1

修复错误的一种方法是删除 reg 声明，并使用 assign 关键字：

module adder(
    input [7:0] adder_in1,
    input [7:0] adder_in2,
    output [7:0] adder_out
    );
    
    assign adder_out = adder_in1 + adder_in2;
endmodule

当您对信号进行赋值时，您必须使用 assign 关键字进行连续赋值，如图所示，或者它们需要使用 always、initial 进行程序赋值，等。在你的情况下，使用连续赋值更简单。

How do I fix Error: adder_out is an unknown type

How do I fix Error: adder_out is an unknown type

verilog