verilog 中的表达式 (^bus === 1'bX) 是什么意思？
What does the expression mean(^bus === 1'bX) in verilog?
我正在寻找一种方法来检测输入中存在的任何 x 或 z，所以我发现了这个 (^bus === 1'bX) 但我无法解释它。我们如何使用此表达式检测 x 或 z 以及我们与谁进行总线的异或运算？
左边^bus是unary reduction xor operator。例如，如果 bus 是三位宽，则 ^bus 等同于 bus[0] ^ bus[1] ^ bus[2]。如果任何位是 X 或 Z，它将传播到结果。
右侧 1'bX 是一个 1-bit wide literal，所有位都设置为 X。
运算符===比较边，包括X和Z状态相等。
我正在寻找一种方法来检测输入中存在的任何 x 或 z，所以我发现了这个 (^bus === 1'bX) 但我无法解释它。我们如何使用此表达式检测 x 或 z 以及我们与谁进行总线的异或运算？
左边^bus是unary reduction xor operator。例如，如果 bus 是三位宽，则 ^bus 等同于 bus[0] ^ bus[1] ^ bus[2]。如果任何位是 X 或 Z，它将传播到结果。
右侧 1'bX 是一个 1-bit wide literal，所有位都设置为 X。
运算符===比较边，包括X和Z状态相等。