VHDL 中的仿真和综合之间的含义或区别是什么？
What is the meaning or difference between Simulation and Synthesis in VHDL?
简短的问题。
VHDL中的仿真和综合是什么意思？
VHDL 中的仿真和综合有什么区别？
此致
沫沫
您现在可能已经意识到，VHDL 不是一种编程语言，而是一种硬件描述语言。由于 HDL 不像软件那样工作，所以很容易对术语感到困惑。
Simulation 包括使用 ModelSim 等模拟器（惊喜）来解释您的 VHDL 代码，同时刺激输入以查看输出的样子。结果通常显示在波形图中，因此只要您看到波形图，很可能就是模拟。仿真在计算机中进行，从不涉及实际的 FPGA。模拟软件可能非常昂贵，我最近遇到了一个具有公平模拟功能的免费在线工具：EDA Playground
综合是完全不同的事情。一旦您的设计被证明可以在仿真中工作，VHDL 代码就会经历一个艰难的过程，该过程说明如何实现、简化、布局和路由 FPGA 中的实际资源以执行它应该执行的功能（将其视为硬件相当于编译）。此过程的输出是下载到 FPGA 的文件。
希望对您有所帮助！
简短的问题。 VHDL中的仿真和综合是什么意思？ VHDL 中的仿真和综合有什么区别？
此致 沫沫
您现在可能已经意识到，VHDL 不是一种编程语言，而是一种硬件描述语言。由于 HDL 不像软件那样工作，所以很容易对术语感到困惑。
Simulation 包括使用 ModelSim 等模拟器（惊喜）来解释您的 VHDL 代码，同时刺激输入以查看输出的样子。结果通常显示在波形图中，因此只要您看到波形图，很可能就是模拟。仿真在计算机中进行，从不涉及实际的 FPGA。模拟软件可能非常昂贵，我最近遇到了一个具有公平模拟功能的免费在线工具：EDA Playground
综合是完全不同的事情。一旦您的设计被证明可以在仿真中工作，VHDL 代码就会经历一个艰难的过程，该过程说明如何实现、简化、布局和路由 FPGA 中的实际资源以执行它应该执行的功能（将其视为硬件相当于编译）。此过程的输出是下载到 FPGA 的文件。
希望对您有所帮助！