参考时钟如何 "drive" VCO
How does a reference clock "drive" a VCO
正在阅读以下章节：
https://users.ece.utexas.edu/~valvano/Volume1/E-Book/C10_FiniteStateMachines.htm
一开始，在图10.1之上，作者声称：
Because the reference clock is stable, the feedback loop in the PLL will drive the output to a stable 400 MHz frequency.
问：16MHz的时钟如何驱动400MHz的PLL？ （我在wiki上查了PLL但是没看懂）
一点背景知识：我对电子学了解不多，显然这本书并不真正要求学生理解这些问题（它侧重于为评估板编写C程序）。我只是好奇。
简而言之：PLL 通过将参考频率与其自身频率“比较”来工作。如果它的频率太低，它会提高一点，如果太高，它会降低一点。这就是反馈回路的作用。 （其实相是用来比较的，所以叫"phase lock[ed] loop"。）
所以您的问题归结为：400 MHz 的频率如何与 16 MHz 的频率进行比较？
嗯，就此而言，它不能。对于“Phase/Freq 检测器”中的比较，两个频率需要几乎相同。 “几乎”是因为在未被锁定的情况下，VCO 的频率可能“偏离轨道”。
解决方案是将 400 MHz 除以 25 的值到 16 MHz。这就是链接页面中块“/m”的作用：
您问题中的“编程”方面：您通过从 table 中选择正确的 XTAL 来设置除数。
分频后，检测器接收到相同范围内的两个频率。
正在阅读以下章节： https://users.ece.utexas.edu/~valvano/Volume1/E-Book/C10_FiniteStateMachines.htm
一开始，在图10.1之上，作者声称：
Because the reference clock is stable, the feedback loop in the PLL will drive the output to a stable 400 MHz frequency.
问：16MHz的时钟如何驱动400MHz的PLL？ （我在wiki上查了PLL但是没看懂）
一点背景知识：我对电子学了解不多，显然这本书并不真正要求学生理解这些问题（它侧重于为评估板编写C程序）。我只是好奇。
简而言之：PLL 通过将参考频率与其自身频率“比较”来工作。如果它的频率太低，它会提高一点，如果太高，它会降低一点。这就是反馈回路的作用。 （其实相是用来比较的，所以叫"phase lock[ed] loop"。）
所以您的问题归结为：400 MHz 的频率如何与 16 MHz 的频率进行比较？
嗯，就此而言，它不能。对于“Phase/Freq 检测器”中的比较，两个频率需要几乎相同。 “几乎”是因为在未被锁定的情况下，VCO 的频率可能“偏离轨道”。
解决方案是将 400 MHz 除以 25 的值到 16 MHz。这就是链接页面中块“/m”的作用：
您问题中的“编程”方面：您通过从 table 中选择正确的 XTAL 来设置除数。
分频后，检测器接收到相同范围内的两个频率。