如何在openlane中查看合成的RTL？
How to see the synthesized RTL in openlane?
我刚开始学习openlane。我希望看到使用 openlane 的 RTL 综合类似于我们在 vivado RTL 综合中的方式。我已经浏览了文档，但找不到任何相关内容。
您可以在每个步骤后使用 write_verilog Yosys 命令。例如，执行 opt; fsm; opt，在这些通过之后，您将拥有一个改进的 RTL。
我刚开始学习openlane。我希望看到使用 openlane 的 RTL 综合类似于我们在 vivado RTL 综合中的方式。我已经浏览了文档，但找不到任何相关内容。
您可以在每个步骤后使用 write_verilog Yosys 命令。例如，执行 opt; fsm; opt，在这些通过之后，您将拥有一个改进的 RTL。