不使用 IP Core 直接实例化 DSP Slice

Question

问题

我要：

p <= (d-a) * b

尝试使用 DSP48E1 直接实例化 DSP 块，而不是简单地编写 p <= (d-a) * b，这有助于我了解该块在未来的工作原理。到目前为止，我运气不佳。

引用本文：

http://www.xilinx.com/support/documentation/user_guides/ug479_7Series_DSP48E1.pdf

尝试

这些是我当前的设置：

a <= std_logic_vector(to_unsigned(5, 30));
b <= std_logic_vector(to_unsigned(1, 18));
d <= std_logic_vector(to_unsigned(20, 25));

    dsp : DSP48E1
    generic map (
        USE_DPORT => True,
        ALUMODEREG => 0, 
        CARRYINREG => 0,
        CARRYINSELREG => 0,
        CREG => 0
        )
    port map(
        clk => clk,
        acin => std_logic_vector(to_unsigned(1, 30)), -- cascaded data input
        alumode => "0000", -- control bits to select logic unit inputs
        bcin => std_logic_vector(to_unsigned(1, 18)), -- cascaded data input 
        carrycascin => '0', -- cascaded data input
        carryin => '0',  -- carry input
        carryinsel => "000", -- selects carry source
        cea1 => '1', -- clock enable if AREG = 2 or INMODE0 = 1
        cea2 => '1', -- clock enable if AREG = 1 or 2
        cead => '1', -- clock enable for AD pipeline register
        cealumode => '0', -- clock enable for ALUMODE --0
        ceb1 => '1', -- clock enable if BREG = 1 or INMODE4 = 1
        ceb2 => '1', -- clock enable if BREG = 1 or 2
        cec => '0', -- clock enable for C
        cecarryin => '0', -- clock enable
        cectrl => '0', -- clock enable for OPMODE and CARRYINSEL ctrl registers
        ced => '1', -- clock enable for D
        ceinmode => '0',-- **** clock enable input registers
        cem => '0', -- clock enable for the post multiply M register and the internal multiply round CARRYIN register
        cep => '1', -- clock enable 
        inmode => "01101", -- *selects functionality of preadder [3] = sign, [4] = B multiplier sel
        multsignin => '0', -- MACC extension sign
        opmode =>  "0000101", -- *** Control input to A, Y and Z multiplexers
        pcin => std_logic_vector(to_unsigned(1, 48)), -- cascade input
        rsta => rst,
        rstallcarryin => '0',
        rstalumode => '0',
        rstb => rst,
        rstc => '0',
        rstctrl => rst,
        rstd => rst,
        rstinmode => rst,
        rstm => rst,
        rstp => rst,
        a => a,--_dsp, -- bits 29:25 used in second stage preadder 
        b => b,--_dsp,
        c => c_dsp,
        d => d,--_dsp,
        p => p_dsp
    );

我总是得到 p = 0 即使我强制 d = 20, a = 5, b = 1.

我认为我应该将 ALUMODE 和 OPMODE 保持在 0，因为我跳过最后阶段，只想直接减法和乘法。

照片

Answer 1

查看 DSP48E1 user guide 第 34 页的 table 2-7。

您当前的配置在 post 加法器上执行 P = Z + X + Y + CIN，Z = 0、X = 0 和 Y = 0。你看到这里的问题了吗？

OPMODE 信号控制多路复用器的值。您需要 OPMODE(6 downto 4) = "000"，以便 Z 保留其空值。但是，您希望 OPMODE(3 downto 0) = "0101" 将 X/Y 设置为乘法器输出 M。 ALUMODE应该保持它的当前值，没关系。

不使用 IP Core 直接实例化 DSP Slice

Directly Instansiating a DSP Slice Without IP Core

vhdl

xilinx

vivado

问题

尝试

照片