VHDL 中 <= 和 >= 的区别？
Difference between <= and >= in VHDL?
有人可以告诉我 VHDL 中 <= 和 >= 之间的区别吗？我知道它大于 than/less 大于或等于 sign.Can 有人要精确并用行代码解释如何执行需要 place.I 知道我们通常使用 <= 进行信号分配，但例如在状态机中或每当我们使用 WHEN >= pops out.Can 有人请告诉我区别吗？
在 if 语句和其他地方写这些是不同的。
在 if 语句中使用这些时，会发生数学运算。正如你写的那样，比较已经完成，检查值是否大于或等于，小于或等于你比较的值。
在 if 语句之外编写代码时，这是 VHDL 语法的一部分，没有数学意义，这就是语言的构造方式。
signal_a <= signal_b -- Assign signal B to signal A
-- When something is A then do whats is inside when block
case something is
when A =>
-- Do some stuff
when others =>
-- Do other stuff
end case;
有人可以告诉我 VHDL 中 <= 和 >= 之间的区别吗？我知道它大于 than/less 大于或等于 sign.Can 有人要精确并用行代码解释如何执行需要 place.I 知道我们通常使用 <= 进行信号分配，但例如在状态机中或每当我们使用 WHEN >= pops out.Can 有人请告诉我区别吗？
在 if 语句和其他地方写这些是不同的。
在 if 语句中使用这些时，会发生数学运算。正如你写的那样，比较已经完成，检查值是否大于或等于，小于或等于你比较的值。
在 if 语句之外编写代码时，这是 VHDL 语法的一部分，没有数学意义，这就是语言的构造方式。
signal_a <= signal_b -- Assign signal B to signal A
-- When something is A then do whats is inside when block
case something is
when A =>
-- Do some stuff
when others =>
-- Do other stuff
end case;