FPGA 上的 AXI4 吞吐量
AXI4 throughput on FPGA
我正在研究 7 系列 FPGA，并计划使用 MIG 内存控制器与 DDR3 接口，并在内存控制器和 FPGA 内的其他模块之间使用 AXI4 接口。如果我在某些 X 时钟和 64 位数据下 运行 它，我将获得什么样的吞吐量效率。我的意思是 64X 是不合逻辑的假设。在突发模式和非突发模式的握手过程中丢失了多少？我只是在寻找粗略值，而不是精确值。球场上的东西。
谢谢。
根据赛灵思的 xapp792 70% 的效率是一个合理的数字。这是针对通常具有非常可突发的 DDR SDRAM 友好访问模式的视频。随机内存访问可能会少得多。
我正在研究 7 系列 FPGA，并计划使用 MIG 内存控制器与 DDR3 接口，并在内存控制器和 FPGA 内的其他模块之间使用 AXI4 接口。如果我在某些 X 时钟和 64 位数据下 运行 它，我将获得什么样的吞吐量效率。我的意思是 64X 是不合逻辑的假设。在突发模式和非突发模式的握手过程中丢失了多少？我只是在寻找粗略值，而不是精确值。球场上的东西。
谢谢。
根据赛灵思的 xapp792 70% 的效率是一个合理的数字。这是针对通常具有非常可突发的 DDR SDRAM 友好访问模式的视频。随机内存访问可能会少得多。