使用 Verilog 设计具有计数序列的计数器
Design a counter with a count sequence using Verilog
根据您的学号设计一个计数器，其计数顺序如下：写下您的学号，附加两个 0，然后在您的 ID 后附加每个数字递增的模 10。例如，如果您的学号是 27273289，那么计数顺序就是272732890038384390然后回到开始。在 DE2 板上使用 Verilog 实现您的设计 最多 5 个触发器。使用 HEX 在 7 段显示器上显示结果。我该怎么做？
5个触发器意味着32个状态。你的序列 272732890038384390 是 19 长。
构建一个从 0 到 18 计数的状态机，完成后循环回到 0。
然后使用查找 table（组合逻辑）将状态解码为输出值。
如果遇到问题，请用代码更新问题，然后我们可以帮助解决编程问题。
根据您的学号设计一个计数器，其计数顺序如下：写下您的学号，附加两个 0，然后在您的 ID 后附加每个数字递增的模 10。例如，如果您的学号是 27273289，那么计数顺序就是272732890038384390然后回到开始。在 DE2 板上使用 Verilog 实现您的设计 最多 5 个触发器。使用 HEX 在 7 段显示器上显示结果。我该怎么做？
5个触发器意味着32个状态。你的序列 272732890038384390 是 19 长。
构建一个从 0 到 18 计数的状态机，完成后循环回到 0。
然后使用查找 table（组合逻辑）将状态解码为输出值。
如果遇到问题，请用代码更新问题，然后我们可以帮助解决编程问题。