在 Quartus II 中生成 post-综合 verilog 模型
Generating post-synthesis verilog model in Quartus II
我有 Xilinx 背景，现在我碰巧在 Altera 设备上写了一些代码。我有一个关于生成 post-综合模型（也是 post-拟合）的问题。在 Xilinx 上，我有 netget，它能够生成我设计的 verilog 或 vhdl post-综合模型，我可以在 iverilog 编译器中自由使用这些模型。我在 quartus ii 中找到了 quartus_eda 工具，但我无法执行我想要的操作，我可以生成 *.vo 看起来不错的文件，但我找不到库来覆盖那里使用的元素。我正在使用 --tool=modelsim。我应该在哪里照顾他们？
有关 ModelSim 仿真中 Altera 器件的预编译库，请参阅 ModelSim-Altera Precompiled Libraries。
Preparing for EDA Simulation 也可能有帮助。
但是，您可能会重新考虑进行 post-synthesis/fit 仿真，因为 RTL 级别的功能仿真与静态时序分析 (STA) 相结合可能是一种替代方法。如果打算使用 post-fit 仿真验证时序，请注意 Altera 显然正在放弃对此的支持，因为标准延迟格式输出文件 (.sdo) 文件中的时序信息不会为 [=19 生成=]-适合模拟信息，例如Cyclone V 设备。
我有 Xilinx 背景，现在我碰巧在 Altera 设备上写了一些代码。我有一个关于生成 post-综合模型（也是 post-拟合）的问题。在 Xilinx 上，我有 netget，它能够生成我设计的 verilog 或 vhdl post-综合模型，我可以在 iverilog 编译器中自由使用这些模型。我在 quartus ii 中找到了 quartus_eda 工具，但我无法执行我想要的操作，我可以生成 *.vo 看起来不错的文件，但我找不到库来覆盖那里使用的元素。我正在使用 --tool=modelsim。我应该在哪里照顾他们？
有关 ModelSim 仿真中 Altera 器件的预编译库，请参阅 ModelSim-Altera Precompiled Libraries。
Preparing for EDA Simulation 也可能有帮助。
但是，您可能会重新考虑进行 post-synthesis/fit 仿真，因为 RTL 级别的功能仿真与静态时序分析 (STA) 相结合可能是一种替代方法。如果打算使用 post-fit 仿真验证时序，请注意 Altera 显然正在放弃对此的支持，因为标准延迟格式输出文件 (.sdo) 文件中的时序信息不会为 [=19 生成=]-适合模拟信息，例如Cyclone V 设备。