vivado
-
VHDL 错误 - 未解析的信号 "dec" 是乘法驱动的,这是什么错误?
-
优化 Vivado HLS 代码以减少图像处理算法的延迟
-
为什么我会收到推断闩锁错误?
-
Verilog - 在 Always 块中更改敏感列表中的注册
-
Vitis:将 16 字节变量存储到 4 个 32 位寄存器中
-
Verilog 中的未知模块错误,但模块已存在
-
如何在 petalinux 的自定义应用程序中使用 axi dma 内核模块?
-
参数化打包结构中字段的位宽,以便模块在端口映射中使用时可以推断出位宽
-
将对象传递到 SystemVerilog tasks/functions - Vivado Zynq 验证 IP / API
-
使用测试台模拟的 VHDL 计数器为输出提供 'Uninitialized',这是如何解决的?
-
An issue regarding multiple drivers on a wire, error: [DRC MDRV-1] Multiple Driver Nets: Net led_OBUF[0] has multiple drivers: led_OBUF[0]_inst_i_1/O
-
多路复用器不模拟变化
-
如何 return 从函数中使用不受约束的二维数组进行记录
-
为什么我不应该使用 'inout' 而不是 'in' 或 'out'?
-
$display 在测试台中无法正常工作
-
VHDL Vivado的行为仿真returns unknown(红X)over output赋值操作
-
对 OBUFDS 应用简单反转(NOT 函数)
-
Verilog 垃圾输入不会导致垃圾输出
-
七段显示器输出未知
-
提高 Vivado HLS 部门的性能