在 verilog 配置中使用变量作为分层路径

Question

我有一个 UVM 测试台，它使用配置来替换设计深处的 VHDL 组件。我创建的每个测试都必须使用 verilog 配置来替换该组件。有没有一种方法可以为分层路径使用变量，这样我就不必在 VHDL 设计发生变化时更新每个配置？

Answer 1

除了用于表示接口实例的层次路径的虚拟接口变量外，无法使用变量来表示层次路径。

您需要举例说明每个测试如何更改 VHDL 组件，以便我们更好地了解解决方案；也许你可以使用宏。

Answer 2

我找到了一个解决方案，可以满足我的要求。我使用宏来定义我想要配置的实例。以下是我所做的示例：

`define USE_TB_COMP instance top.u_mod1.u_sub_mod1.u_comp use tb_comp;

config test1_c;
    `USE_TB_COMP
endconfig
config test2_c;
    `USE_TB_COMP
endconfig
....

在 verilog 配置中使用变量作为分层路径

Use a variable for hierarchical path in verilog configuration

configuration

verilog

system-verilog

uvm