ASIC 设计的时序，D/A 的正确时钟
timing for ASIC design, proper clocking for an D/A
我正在制作我的第一个 ASIC，但我无法理解某些东西。
我有一个 80MHz 的内部时钟出现在 ASIC 的一个引脚上，其他引脚包括连接到 D/A 的数据输出引脚。
这个特定板上的所有走线长度和传播延迟都相等，这包括时钟和数据引脚，所有数据引脚的负载电容为 5pf（每个）。 D/A 有 1 ns。设置时间。 D/A 只是一个输出设备，没有回到 ASIC 的路径。
我根据走线长度、宽度、厚度和与该板上电源层的接近度计算出，从 ASIC 到 D/A 的边沿大约需要 1 ns。
我建议在时钟的下降沿将数据计时到引脚，并使用出现在 ASIC 引脚上的上升沿将该数据计时到 D/A。
与我合作的公司说，现在没有足够的时间来保证干净到达和 D/A 输出。
这些人很专业，知道他们在做什么，但我想了解一下困难所在。谁能给我指点参考 material?
谢谢。
由于您的数据在 negedge 上传输并在 posedge 上采样，
I proposed clocking the data to the pins on the negative edge of the clock and use the positive edge that appears on the ASIC pin to clock that data into the D/A.
时钟为 80 MHz，因此时钟周期为 12.5 nSec，但由于您引用的具体实现，您只有 6.25 nSec 的可用时间来补偿设置和传播时间，（1 nSec + 1 nSec = 2 nSec)，因此您的余量为 6.25 - 2 = 4.25 nSec。
完全可以，问问那些人怎么说！
我正在制作我的第一个 ASIC，但我无法理解某些东西。
我有一个 80MHz 的内部时钟出现在 ASIC 的一个引脚上，其他引脚包括连接到 D/A 的数据输出引脚。
这个特定板上的所有走线长度和传播延迟都相等，这包括时钟和数据引脚，所有数据引脚的负载电容为 5pf（每个）。 D/A 有 1 ns。设置时间。 D/A 只是一个输出设备，没有回到 ASIC 的路径。
我根据走线长度、宽度、厚度和与该板上电源层的接近度计算出，从 ASIC 到 D/A 的边沿大约需要 1 ns。
我建议在时钟的下降沿将数据计时到引脚，并使用出现在 ASIC 引脚上的上升沿将该数据计时到 D/A。
与我合作的公司说，现在没有足够的时间来保证干净到达和 D/A 输出。
这些人很专业，知道他们在做什么，但我想了解一下困难所在。谁能给我指点参考 material?
谢谢。
由于您的数据在 negedge 上传输并在 posedge 上采样，
I proposed clocking the data to the pins on the negative edge of the clock and use the positive edge that appears on the ASIC pin to clock that data into the D/A.
时钟为 80 MHz，因此时钟周期为 12.5 nSec，但由于您引用的具体实现，您只有 6.25 nSec 的可用时间来补偿设置和传播时间，（1 nSec + 1 nSec = 2 nSec)，因此您的余量为 6.25 - 2 = 4.25 nSec。
完全可以，问问那些人怎么说！