verilog中的低功耗电路设计并计算不同输入序列的功率
low power circuit design in verilog and calculate power for different input sequences
我想在verilog中实现以下电路。 FA是全加器电路，梯形是多路复用器。我不确定如何在电路中添加这个电源门控 pmos。
而且我还想在 Synopsys Design Vision 中综合电路并计算当 APP 为 0 和 1.
时的功率差异
欢迎提供任何帮助。
谢谢
法哈娜
设计两个版本的原始电路：其中一个假设电源开关打开并且FA正在运行。另一个将假定电源开关已关闭，然后电路中将缺少 FA。保留两个电路上的其余设备（例如多路复用器）并相应地设置 APP。
告诉 Synopsys 不执行任何优化（它会删除多路复用器，因为 select 输入固定为某个值，但如果这样做，多路复用器的当前计算虽然合格，但会不予考虑）。
对两个版本进行功率分析，您将获得功率差异。
您得到的结果必须假定PMOS器件在OFF时的漏电流为0
我想在verilog中实现以下电路。 FA是全加器电路，梯形是多路复用器。我不确定如何在电路中添加这个电源门控 pmos。 而且我还想在 Synopsys Design Vision 中综合电路并计算当 APP 为 0 和 1.
时的功率差异欢迎提供任何帮助。
谢谢
法哈娜
设计两个版本的原始电路：其中一个假设电源开关打开并且FA正在运行。另一个将假定电源开关已关闭，然后电路中将缺少 FA。保留两个电路上的其余设备（例如多路复用器）并相应地设置 APP。
告诉 Synopsys 不执行任何优化（它会删除多路复用器，因为 select 输入固定为某个值，但如果这样做，多路复用器的当前计算虽然合格，但会不予考虑）。
对两个版本进行功率分析，您将获得功率差异。
您得到的结果必须假定PMOS器件在OFF时的漏电流为0