FPGA 中使用的内置加法器
Inbuilt Adders used in FPGA
当我们为加法器 C=A+B 编写代码时，IST 使用哪些加法器在 FPGA 中实现。我们能否构建比这更快的加法器，以便通过牺牲面积来减少延迟。
在大多数情况下，您无法击败 FPGA 中的专用加法器资源。它们具有增强的进位逻辑，比您在可配置结构中创建的逻辑要快得多。在某些情况下，如果您切换到对进位延迟不太敏感的体系结构（例如使用带符号的数字系统将多个值加在一起），您可能会比硬件加法器支持做得更好。不过，仅用两个术语执行此操作的开销仍然会较慢。
当我们为加法器 C=A+B 编写代码时，IST 使用哪些加法器在 FPGA 中实现。我们能否构建比这更快的加法器，以便通过牺牲面积来减少延迟。
在大多数情况下，您无法击败 FPGA 中的专用加法器资源。它们具有增强的进位逻辑，比您在可配置结构中创建的逻辑要快得多。在某些情况下，如果您切换到对进位延迟不太敏感的体系结构（例如使用带符号的数字系统将多个值加在一起），您可能会比硬件加法器支持做得更好。不过，仅用两个术语执行此操作的开销仍然会较慢。