SystemVerilog over vcs 保存仿真状态和倒带

Question

我是运行一个在 OVM 上使用 systemverilog 使用 vcs 的测试平台。我想在某个重置阶段后保存我的模拟，然后在稍后的测试中 return 保存到它，or/and 来自另一个测试台。这可能使用 systemverilog cmds 吗？

或者有没有办法使用 vcs cmds 来做到这一点？谢谢

Answer 1

是的，vcs 中有 $save 命令，用于保存会话。该命令需要放在设计本身中。

在你的情况下，你可以这样做。

initial
begin
      reset = 1'b1; // Asserting Reset
  #10 reset = 1'b0; // Deasserting Reset
      $save ("reset_state.chk");
  //  Post reset data
end

这会将重置状态保存在 reset_state.chk 文件中。

SystemVerilog over vcs 保存仿真状态和倒带

SystemVerilog over vcs saving simulation state and rewinding

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