在 Modelsim 10.4b 中编译和模拟 UVM TB

Question

我不熟悉在 modelsim 10.4b 中使用 UVM。我正在尝试检查我的 class 是否正在编译，但出现以下编译错误。此外，如果有人能指出 UVM 执行流程，那将非常有帮助。我已经在网上搜索了。

class fifo_trans_item extends uvm_sequence_item;

    rand bit [15:0] data_in;
    rand bit push;
    rand bit pop;
    rand bit w_en;
    rand bit r_en;

endclass

这是我的错误getting.If这是一个与工具相关的问题，请将我重定向到论坛以提问。

Loading project MIPS
# reading modelsim.ini
# Loading project UVM_tb
# UVM Details: design does not contain any  UVM components, UVM debugging is disabled, or an  unknown questa_uvm_pkg has been loaded.
# Compile of sequence.sv failed with 2 errors.

** Error: (vlog-13069) /afs/asu.edu/users/s/m/u/smukerji/sequence.sv(1): near "uvm_sequence_item": syntax error, unexpected IDENTIFIER.
** Error: /afs/asu.edu/users/s/m/u/smukerji/sequence.sv(1): Error in class extension specification.

Answer 1

你需要

import uvm_pkg::*;
`include "uvm_macros.svh"

在每个引用 UVM 基础 class 库和宏的文件中

在 Modelsim 10.4b 中编译和模拟 UVM TB

compile and simulate an UVM TB in Modelsim 10.4b

system-verilog

modelsim

uvm