如何从系统verilog中的嵌套接口别名信号？
how to alias signals from a nested interface in system verilog?
我有一个嵌套界面，类似于伪示例
interface a();
logic a;
endinterface: a
interface B();
logic b;
a A();
alias b = A.a; // THIS throws an error
endinterface: b
我想从 interface B
对 interface a 写断言
但是它不允许我alias信号。还有什么其他选择？
有什么建议吗？
不能在 alias 语句中使用变量和分层引用。
您的备选方案是：
- 使用
assign b = A.a;代替alias
- 只需在您的断言中使用
A.a
- 使用
let 结构声明 b let b = A.a;
我建议使用 let 语句。
我有一个嵌套界面，类似于伪示例
interface a();
logic a;
endinterface: a
interface B();
logic b;
a A();
alias b = A.a; // THIS throws an error
endinterface: b
我想从 interface B
interface a 写断言
但是它不允许我alias信号。还有什么其他选择？
有什么建议吗？
不能在 alias 语句中使用变量和分层引用。
您的备选方案是：
- 使用
assign b = A.a;代替alias - 只需在您的断言中使用
A.a - 使用
let结构声明blet b = A.a;
我建议使用 let 语句。