如何用 Chisel 创建寄存器的 Vecs

Question

我会用Chisel3来构造寄存器组。凿子代码是：

 val register_set = Reg(Vec(7,UInt(32.W)))

但是合成的Verilog代码是：

 reg [31:0] register_set_0;
 reg [31:0] register_set_1;
 reg [31:0] register_set_2;
 reg [31:0] register_set_3;
 reg [31:0] register_set_4;
 reg [31:0] register_set_5;
 reg [31:0] register_set_6;

我应该如何更改我的 Chisel 代码以合成这样的 Verilog 代码：

reg [31:0]  register_set [0:6];

Answer 1

Chisel 目前无法生成 Verilog 数组。这显然是一个非常理想的功能，并且在我们的 TODO 列表中，但尚未实现。

如何用 Chisel 创建寄存器的 Vecs

How to create a Vecs of register by Chisel

chisel