非特定的 `include 文件名 - System Verilog 编译器指令

Question

我想使用 `include 指令调用非特定文件名。例如， 在其他目录中有此文件名 "name_defines.svh"。由于 "name_defines.svh" 的 "name" 发生变化（可以是 a_defines.svh、b_defines.svh.. 等），如果我只使用

是否可行

`include "_defines.svh"

或

`include "*_defines.svh"

以便系统 verilog 编译器找到文件名并将其包含在我当前的 .sv 文件中，就像我使用的一样

`include "name_defines.svh"

p.s。 - 假设工作目录中没有其他文件具有尾随的“_defines.svh”字样，并且仅对 "name_defines.svh"

是唯一的

Answer 1

SystemVerilog 没有执行此操作的机制。通配符文件匹配是 shell 您 运行 模拟的一项功能。

如果您只想将一个文件包含在当前工作目录中，则它应该具有相同的名称。或者，您的调用脚本可以将 link 从特定名称放入通用名称。另一种选择是在命令行中使用宏定义文件名

+define+FILE="name_defines.svh"

`include `FILE

请注意，根据您使用的shell，您可能需要转义命令行中的引号。