用于 System Verilog 中的逻辑实现

Question

我刚刚学习 HDL，我对 System Verilog 中 for 循环的实现方式很感兴趣。

使用以下代码...

always_ff(posedge clk)

begin

for(int i = 0; i < 32; i++) s[i] = a[i] + b[i];

end

我最终会在逻辑中有 32 个加法器并且它们都同时执行吗？还是以某种方式顺序执行加法？

谢谢博斯科

Answer 1

可以合成可以静态展开的循环（根据您的示例）。

您给出的示例必须在单个时钟周期内执行，生成的硬件不会有任何顺序：

你的例子：

always_ff(posedge clk) begin
  for(int i = 0; i < 32; i++) begin
    s[i] <= a[i] + b[i];
  end
end

就是（32个并行加法器）：

always_ff(posedge clk) begin
  s[0] <= a[0] + b[0];
  s[1] <= a[1] + b[1];
  s[2] <= a[2] + b[2];
  //...
end

For logic implementation in System Verilog