如何在 systemverilog 测试台中使用 makefile 的“-define”参数？
how to use a "-define" parameter of makefile in systemverilog testbench?
使用 "make" 命令完成定义，如下所示：
make something -define "file=$(name)"
如何在我的 System verilog 测试台中使用这个定义？
调用编译器时，您需要将其转换为 +define 开关。例如，使用 modelsim/questa
vlog +define+file=\"$(file)\" .....
您可能需要根据您使用的 shell 来研究引号是如何通过的。
使用 "make" 命令完成定义，如下所示：
make something -define "file=$(name)"
如何在我的 System verilog 测试台中使用这个定义？
调用编译器时，您需要将其转换为 +define 开关。例如，使用 modelsim/questa
vlog +define+file=\"$(file)\" .....
您可能需要根据您使用的 shell 来研究引号是如何通过的。