分配左侧的凿子功能
chisel function on the left side of the assignment
我倾向于做什么：
Cat( ...a list of inputs... ) := a wide wire of UInt
当我执行此操作时，scala 报告有关位的语法错误，因此我将其更改为：
Cat( ...a list of inputs... ).flatten := a wide wire of UInt
这次scala满意了，但是firrtl报错了，因为赋值的左边会被赋值到wire，然后暴力输入：
node _T_47 = bits(...one piece from the list which is a Input...)
_T_47 <= ... // this violence the (FE)MALE rule
你能告诉我在等式左边使用 func 的其他方法吗？
或者我是否禁止以这种方式使用 func...
你说得对，你不能在连接的左侧使用像 Cat 这样的函数的输出。
在此处查看讨论（并解决）此问题的 Chisel3 Cookbook：https://github.com/freechipsproject/chisel3/wiki/Cookbook#how-do-i-unpack-a-value-reverse-concatenation-like-in-verilog
我倾向于做什么：
Cat( ...a list of inputs... ) := a wide wire of UInt
当我执行此操作时，scala 报告有关位的语法错误，因此我将其更改为：
Cat( ...a list of inputs... ).flatten := a wide wire of UInt
这次scala满意了，但是firrtl报错了，因为赋值的左边会被赋值到wire，然后暴力输入：
node _T_47 = bits(...one piece from the list which is a Input...)
_T_47 <= ... // this violence the (FE)MALE rule
你能告诉我在等式左边使用 func 的其他方法吗？ 或者我是否禁止以这种方式使用 func...
你说得对，你不能在连接的左侧使用像 Cat 这样的函数的输出。
在此处查看讨论（并解决）此问题的 Chisel3 Cookbook：https://github.com/freechipsproject/chisel3/wiki/Cookbook#how-do-i-unpack-a-value-reverse-concatenation-like-in-verilog