如何为最终 Verilog 文件中模块序列中的每个元素赋予唯一名称
How to give unique name to every element in a Seq of Modules in the final Verilog file
我正在寻找有关如何在最终生成的 Verilog 文件中为 Seq 的每个元素赋予唯一名称的建议。
例如，如果我有 fifos 序列：
val fifos = Seq.fill(6)(Module(new Fifo(32, 2, true)))
在生成的 Verilog 中，我得到 6 个实例 Fifo_0、Fif0_1、..、Fifo_5。
我如何给他们一个独特的名字？
您可以简单地建议命名 Seq
的每个元素
fifos(0).suggestName("FirstFifo")
fifos(1).suggestName("SecondFifo")
我正在寻找有关如何在最终生成的 Verilog 文件中为 Seq 的每个元素赋予唯一名称的建议。
例如，如果我有 fifos 序列：
val fifos = Seq.fill(6)(Module(new Fifo(32, 2, true)))
在生成的 Verilog 中，我得到 6 个实例 Fifo_0、Fif0_1、..、Fifo_5。 我如何给他们一个独特的名字？
您可以简单地建议命名 Seq
fifos(0).suggestName("FirstFifo")
fifos(1).suggestName("SecondFifo")