将信号分配给非父模块
assigning a signal to a non parent module
我知道在 Verilog 中，如果你想传播信号，你必须将信号添加到模块的端口，并在所有模块中传播它，直到你能够连接它。我怀疑这对凿子来说是一样的，但因为我是新手...
是否可以将子模块的信号直接连接到更高级别模块上的端口？
例如：
模块层次结构
top->my_peripheral->the_counter_inside_peripheral->output_my_signal
top->another_peripheral->input_process_signals
my_peripheral.the_counter_inside_peripheral.output_my_signal := another_peripheral.input_process_signals
Chisel在这方面和Verilog是一样的。在下一个主要版本发布 (3.2) 中，我们将对这种可综合的跨模块连接提供实验性支持，但尚未在已发布的版本中提供。
如果您从源代码构建，您可以通过查看 BoringUtils.
来更快地进行尝试
我知道在 Verilog 中，如果你想传播信号，你必须将信号添加到模块的端口，并在所有模块中传播它，直到你能够连接它。我怀疑这对凿子来说是一样的，但因为我是新手...
是否可以将子模块的信号直接连接到更高级别模块上的端口？
例如：
模块层次结构
top->my_peripheral->the_counter_inside_peripheral->output_my_signal top->another_peripheral->input_process_signals
my_peripheral.the_counter_inside_peripheral.output_my_signal := another_peripheral.input_process_signals
Chisel在这方面和Verilog是一样的。在下一个主要版本发布 (3.2) 中，我们将对这种可综合的跨模块连接提供实验性支持，但尚未在已发布的版本中提供。
如果您从源代码构建，您可以通过查看 BoringUtils.
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