在 System Verilog 中如何确保信号处于高电平直到另一个信号被断言
How to ensure a signal is high until another signal has been asserted in System Verilog
我想检查信号 'a' 是否为高电平，直到信号 'b' 生效。
信号 'a' 不应在信号 'b' = 1 之前变为 0；
如何使用并发断言来做到这一点？
assert property (@(posedge clk) $rose(A) |-> A throughout B[->1]);
我想检查信号 'a' 是否为高电平，直到信号 'b' 生效。
信号 'a' 不应在信号 'b' = 1 之前变为 0；
如何使用并发断言来做到这一点？
assert property (@(posedge clk) $rose(A) |-> A throughout B[->1]);