编译同名的verilog包
Compiling verilog packages with same name
Verilog 2K 支持使用 "config" 工具编译具有不同实现的模块。在我的多芯片 uvm 环境中，我需要使用 2 个不同的包（chip_top_pkg.sv），它们具有完全相同的名称但不同的 uvm 组件。
有没有办法将它们分开编译并在精化时使用它们。或者我是否必须在所有封装名称前加上独特的芯片名称？
-sanjeev
不幸的是，SystemVerilog packages 在编译过程的早期使用，必须声明才能被引用。 Module 详细说明发生在该过程的后期，这允许稍后绑定 config 构造。
因此您的 package 名称在整个系统中必须是唯一的。
Verilog 2K 支持使用 "config" 工具编译具有不同实现的模块。在我的多芯片 uvm 环境中，我需要使用 2 个不同的包（chip_top_pkg.sv），它们具有完全相同的名称但不同的 uvm 组件。
有没有办法将它们分开编译并在精化时使用它们。或者我是否必须在所有封装名称前加上独特的芯片名称？
-sanjeev
不幸的是，SystemVerilog packages 在编译过程的早期使用，必须声明才能被引用。 Module 详细说明发生在该过程的后期，这允许稍后绑定 config 构造。
因此您的 package 名称在整个系统中必须是唯一的。