子模块未在 rtl 原理图中实现

Question

我想在fpga上实现我的单周期RISC-V项目。在模拟我的代码后它工作正常。第一步我试图查看我的设计 rtl 原理图我收到了很多警告，比如我的子模块没有连接到顶部 module.and 我有一个黑盒子 [=15] =] 是我的顶级模块。我的搜索告诉我它是关于 i/o。然后我实施 io_inst_addr 和 in_inst 和 memory_writeBack 看看它是否已解决但没有 happend.just 我写回模块它的输出接地。

module risc_v_module(
 input [31:0] in_inst,
 input [6:0] io_inst_addr ,
 input clk,
 input rst,
 output [63:0] memory_writeBack
);

 wire [63:0] pc_mem ;
 wire [63:0] ins_addr ;
 wire [63:0] mem_add_out;
 wire [31:0] instruction;
 wire [63:0] dataToReg;


 wire branch ; wire memRead ; wire memWrite ;
 wire memToReg  ; wire [1:0] aluOP;
 wire aluSrc;

 wire [63:0] data1_reg;wire [63:0] data2_reg;
 wire [63:0] signEx; wire [9:0] func_out;


 wire [63:0] in2mem;wire zero;
 wire [63:0] aluRes;wire [63:0] branch_addr;

 wire [63:0] memory_out ; wire [63:0] alu_mem_out ;


 fetch risc_v_fetch(
 .clk(clk),
 .rst(rst),
 .io_inst(in_inst),
 .io_addr(io_inst_addr),
 .new_pc(pc_mem),
 .pc_out(ins_addr),
 .add_out(mem_add_out),
 .instruction(instruction)
 );

 decode risc_v_decode(
 .instruction(instruction),
 .writeData(dataToReg),
 .branch(branch),
 .memRead(memRead),
 .memToReg(memToReg),
 .aluOP(aluOP),
 //.pcSrc(pcSrc),
 .aluSrc(aluSrc),
 .memWrite(memWrite),
 .data1(data1_reg),
 .data2(data2_reg),
 .sign_extend(signEx),
 .function_7_3(func_out)
 );

 execute risc_v_execute(
 .in1(data1_reg),
 .in2(data2_reg),
 .from_signExtend(signEx),
 .aluOP(aluOP),
 .aluSrc(aluSrc),
 .function_7_3(func_out),
 .pc_out(ins_addr),
 .memory_data(in2mem),
 .zero(zero),
 .aluRes(aluRes),
 .add_branch(branch_addr)
 );

 memory risc_v_memory(
 .branch(branch),
 .zero(zero),
 .add_branch(branch_addr),
 .add_out(mem_add_out),
 .aluRes(aluRes),
 .data_write(in2mem),
 .memRead(memRead),
 .memWrite(memWrite),
 .memOut(memory_out),
 .aluOut(alu_mem_out),
 .new_pc(pc_mem)
 );

 write_back ris_v_WB(
 .memtoReg(memToReg),
 .memoryOut(memory_out),
 .aluOut(alu_mem_out),
 .data_to_reg(dataToReg),
 .io_out(memory_writeBack)
 );endmodule

Answer 1

我最近发现了这个： all submodules outputs should be connect to i/o ports of topmodule in case of getting rtl schematic or map and routing

感谢gszakscs

子模块未在 rtl 原理图中实现

submodules are not implement in rtl schematic

verilog

fpga

system-verilog

register-transfer-level