如何标记 SystemVerilog 规范中的问题
How to flag an issue in SystemVerilog spec
我在电子设计自动化专有语言中发现了一个问题，并决定查找它以了解 SystemVerilog 中的处理方式，发现 LRM 只是滑过一个需要澄清的主题。
我试图在 IEEE 和 Accellera 网站上查找博客或电子邮件，但失败了。
我的问题是：如何联系从事 SystemVerilog 工作的 IEE 小组，以指出可以在其规范中进行澄清的问题？
谢谢 :-)
我是 IEEE 工作组的成员。
IEEE 有一个 bug tracking system that you visit as a guest to see if the issue is already reported. You can also post your issue on a popular SystemVerilog forum like https://verificationacademy.com/forums/systemverilog or https://www.quora.com/topic/SystemVerilog，通常会有人为该小组做出回应。
我在电子设计自动化专有语言中发现了一个问题，并决定查找它以了解 SystemVerilog 中的处理方式，发现 LRM 只是滑过一个需要澄清的主题。
我试图在 IEEE 和 Accellera 网站上查找博客或电子邮件，但失败了。
我的问题是：如何联系从事 SystemVerilog 工作的 IEE 小组，以指出可以在其规范中进行澄清的问题？
谢谢 :-)
我是 IEEE 工作组的成员。
IEEE 有一个 bug tracking system that you visit as a guest to see if the issue is already reported. You can also post your issue on a popular SystemVerilog forum like https://verificationacademy.com/forums/systemverilog or https://www.quora.com/topic/SystemVerilog，通常会有人为该小组做出回应。