如何用逻辑图块描述信号级联？
How does one describe signal concatenation with logic diagram blocks?
我知道在 HDL 中可以连接 c<={a,b};
但是它在逻辑门中是如何表示的呢？
信号串联保持位的顺序，所以如果我想表示 2 个一位信号被串联成一个 2 位信号并且 运行 连接到另一个模块，那么串联过程的逻辑块表示是什么？
我已经用谷歌搜索了这个问题并进行了搜索，但没能找到我要找的东西
c<={a,b};
没有表示串联的硬件逻辑——它只是创建一个别名。 （即 c 的 MSB 映射到 a 的 MSB，依此类推）。
顺便说一句，使用带连接的赋值会创建一个单向别名，因为您只能从 c 中读取。 SystemVerilog 有一些其他构造来创建双向别名，例如 let 和 alias 构造。
您要求的 'logic diagram' 只是将两组电线组合成第三组电线:
正如 dave_59 指出的那样，结果是 "unidirectional alias in that you can only read from c." 我试图通过使用导线上的箭头来捕捉图表中的该特征。
请注意，串联操作不会添加任何逻辑，因此不会导致信号出现任何额外延迟。
我知道在 HDL 中可以连接 c<={a,b};
但是它在逻辑门中是如何表示的呢？ 信号串联保持位的顺序，所以如果我想表示 2 个一位信号被串联成一个 2 位信号并且 运行 连接到另一个模块，那么串联过程的逻辑块表示是什么？
我已经用谷歌搜索了这个问题并进行了搜索，但没能找到我要找的东西
c<={a,b};
没有表示串联的硬件逻辑——它只是创建一个别名。 （即 c 的 MSB 映射到 a 的 MSB，依此类推）。
顺便说一句，使用带连接的赋值会创建一个单向别名，因为您只能从 c 中读取。 SystemVerilog 有一些其他构造来创建双向别名，例如 let 和 alias 构造。
您要求的 'logic diagram' 只是将两组电线组合成第三组电线:
正如 dave_59 指出的那样，结果是 "unidirectional alias in that you can only read from c." 我试图通过使用导线上的箭头来捕捉图表中的该特征。
请注意，串联操作不会添加任何逻辑，因此不会导致信号出现任何额外延迟。