systemverilog中如何控制实数的舍入方式

Question

我想为 FPU 模块编写测试，但找不到在 SystemVerilog 中更改实数舍入模式的方法。是否存在系统功能或任何简单的方法来做到这一点？

先谢谢你

Answer 1

无法更改舍入模式（远离 0）。您可以选择使用 $rtoi 函数进行截断，或者直接使用 $realtobits 查看位模式。

Answer 2

我认为你应该通过 DPI 将它发送到 C 环境，在那里你应该能够更精确地控制正在使用的舍入模式。