锁存器对半个时钟周期是透明的。方法？
Latches are transparent to half of the clock cycle. Means?
我正在阅读一本关于使用 verilog 编码和 RTL 综合进行数字逻辑设计的书。我不清楚这句话 - 锁存器对时钟周期的一半是透明的。方法？
"Transparent"表示输入端的信号变化直接传递到输出端。 （尽管信号通过逻辑不可避免地会有延迟）。
锁存器通常有输入、输出和使能。如果锁存器是 'enabled'，它是 'transparent'：输入端的信号变化直接传递到输出端。
使用上面的两个陈述，只有当您有一个使能连接到时钟的锁存器时，书中的句子才正确。 （然后只有当他的时钟有 50/50 的占空比时 :-)
因此该句子不能一般被视为真实。
例如，这是 TI 的 SN7475 数据表的一部分，它是一种具有四个锁存器但没有时钟的设备。
'C' 端口是启用的。
您可以看到 D 输入进入 Q，如果 C 为高，则 Q_bar。如果 C 连接到时钟，则当时钟为高电平时，锁存器将是透明的，因此对于 50/50 时钟的一半时钟周期。
我正在阅读一本关于使用 verilog 编码和 RTL 综合进行数字逻辑设计的书。我不清楚这句话 - 锁存器对时钟周期的一半是透明的。方法？
"Transparent"表示输入端的信号变化直接传递到输出端。 （尽管信号通过逻辑不可避免地会有延迟）。
锁存器通常有输入、输出和使能。如果锁存器是 'enabled'，它是 'transparent'：输入端的信号变化直接传递到输出端。
使用上面的两个陈述，只有当您有一个使能连接到时钟的锁存器时，书中的句子才正确。 （然后只有当他的时钟有 50/50 的占空比时 :-)
因此该句子不能一般被视为真实。
例如，这是 TI 的 SN7475 数据表的一部分，它是一种具有四个锁存器但没有时钟的设备。
'C' 端口是启用的。
您可以看到 D 输入进入 Q，如果 C 为高，则 Q_bar。如果 C 连接到时钟，则当时钟为高电平时，锁存器将是透明的，因此对于 50/50 时钟的一半时钟周期。