digital-logic
-
在 VHDL 中实现 JK-Flip Flop 时出现问题
-
SRAM 数据表中的双斜杠（转换 0 --> 1）是什么意思？
-
在 Verilog 中移位以进行乘法
-
在 Quartus 波形中捕获正确的姿势时钟
-
D-latch time diagram with preset and clear？
-
Verilog 二进制编码的十进制加法器无法正确输出
-
如何在 SystemC 中使用 next_trigger() 模拟输出延迟？
-
2 的补码 std_logic_vector 到无符号数
-
如何通过消除嵌套的 if-else 语句来简化时序逻辑设计
-
如果同时读写PC寄存器，那么读取的数据是之前的数据还是新写入的数据？
-
如何简化电路
-
使用 3:8 个解码器和 2 个输入门实现 8:1 MUX
-
Chisel3 REPL Vec 分配到模块中仅在 eval 之后有效
-
Chisel3 REPL peek 值是正确的，但期望在测试中失败
-
如何使用 bundle/vec 输入测试模块？
-
C/Digital 逻辑 - 为什么我的零初始化变量会改变值？
-
您将如何编写将偶校验位添加到 7 位向量的 SystemVerilog 函数？
-
verilog中两种写流水线的方法，哪种更好？
-
我正在为原理图建模的模块编写 SystemVerilog Testbench，但不知道为什么 transcript window 说没有连接到端口 Y？
-
使用两个 4 CLA 的 Questasim 中的 SystemVerilog 出现 8 位进位超前加法器错误