verilog 中的 $signed 和 signed' 有什么区别？
What is the difference between $signed and signed' in verilog?
verilog中$signed和signed'有什么区别？
signed'() 在 Verilog 中不存在。它存在于 SystemVerilog 中。
IEEE1800-2017 § 6.24.1 强制转换运算符:
NOTE—The $signed() and $unsigned() system functions (see 11.7) return the same results as signed'() and unsigned'(), respectively.
signed'() 作为具有转换运算符的特征存在 ('())
$signed() 存在是为了与 Verilog 兼容
verilog中$signed和signed'有什么区别？
signed'() 在 Verilog 中不存在。它存在于 SystemVerilog 中。
IEEE1800-2017 § 6.24.1 强制转换运算符:
NOTE—The
$signed()and$unsigned()system functions (see 11.7) return the same results assigned'()andunsigned'(), respectively.
signed'() 作为具有转换运算符的特征存在 ('())
$signed() 存在是为了与 Verilog 兼容