为什么vivado 2017.4在这里显示错误？

Question

我的代码是：

module circuilar_fifo;
localparam B=3,W=2;
input wire clk,reset,wr,rd;
input wire [B-1:0] wr_data;
output wire [B-1:0] rd_data;
output wire full,empty;

这不是声明输入输出的正确方法之一吗？但是为什么Xilinx vivado 2017.4 webpack版显示

port rd_data is not defined

为什么会这样显示？我哪里出错了？我本可以在

中设计代码

module circular_fifo(
input wire [B-1:0] wr_data;
input wire clk,reset
............
 );

但是第一次编码设计有什么问题？

Answer 1

在第一种样式中，模块头需要一个端口名称列表：

module circular_fifo(clk, reset, wr, rd, rd_data, wr_data, full, empty);

为什么vivado 2017.4在这里显示错误？

Why the vivado 2017.4 is showing error here?

verilog

xilinx

vivado

vlsi

iverilog