如何使用系统verilog设计一个在2个时钟周期后对输入进行采样的触发器？

Question

数据在第一个 posedge 时钟中输入，但输出应在 2 个时钟周期后出现。

我试过使用#delay，但不太明白。

clk=0;
forever #10 clk = ~clk;
always @ (posedge clk) begin //synchronous rst
#60 q<=d;
end

Answer 1

解决您的问题的一种方法是使用 2 个人字拖。

reg q1, q2;
always @(posedge clk) begin
   q1 <= d;
   q2 <= q1;
end

现在，q2 将以 2 个时钟周期的延迟跟随输入，这正是您想要的。

how to design a flip flop that samples the input after 2 clock cycles using system verilog?