如果我不为 Verilog/SystemVerilog 中的未知状态 x 指定大小和基本格式，会发生什么情况？
What happens if I dont specify the size and base format for unknown state x in Verilog/SystemVerilog?
如标题所述，如果我这样做会怎样
Signal1 = 'x;
相对于
Signal1 = 4'bxxxx;
有什么区别吗？请注意，我之前已将 Signal1 声明为
reg[3:0] Signal1;
这个区别是if/when你把Signal1的宽度改成4位以上忘记改4'bxxxx，你会默默得到0 padding。 'x、'z、'0 和 '0 都是 填充文字 ，可以扩展到它们所在上下文的宽度。
这仅适用于 SystemVerilog，不适用于 Verilog。
如标题所述，如果我这样做会怎样
Signal1 = 'x;
相对于
Signal1 = 4'bxxxx;
有什么区别吗？请注意，我之前已将 Signal1 声明为
reg[3:0] Signal1;
这个区别是if/when你把Signal1的宽度改成4位以上忘记改4'bxxxx，你会默默得到0 padding。 'x、'z、'0 和 '0 都是 填充文字 ，可以扩展到它们所在上下文的宽度。
这仅适用于 SystemVerilog，不适用于 Verilog。