我如何在 verilog/system verilog 中列出 modules/submodules 的所有层次结构？
How can i list all hierarcheis of modules/submodules in verilog/system verilog?
我想查看verilog/system-verilog编译中所有modules/sub-modules/instances的列表；那可能吗？我知道我可以在 $display 中执行 %m ，它将显示该特定实例的层次结构。我想得到一个类似的列表，但对于我以后可以使用的所有模块和实例 post-processing。此信息是否依赖于 EDA 工具？
提前致谢:)
大多数模拟工具通过某种报告或创建简单的 Tcl 脚本来为此提供命令。
您也可以使用 SystemVerilog 的 VPI 或 DPI/VPI 组合来执行此操作，因此它不会依赖于工具。请参阅我的 2016 DVCon 论文：Introspection into SystemVerilog without Turning It Inside Out
我想查看verilog/system-verilog编译中所有modules/sub-modules/instances的列表；那可能吗？我知道我可以在 $display 中执行 %m ，它将显示该特定实例的层次结构。我想得到一个类似的列表，但对于我以后可以使用的所有模块和实例 post-processing。此信息是否依赖于 EDA 工具？
提前致谢:)
大多数模拟工具通过某种报告或创建简单的 Tcl 脚本来为此提供命令。
您也可以使用 SystemVerilog 的 VPI 或 DPI/VPI 组合来执行此操作，因此它不会依赖于工具。请参阅我的 2016 DVCon 论文：Introspection into SystemVerilog without Turning It Inside Out