Chisel 和时序约束文件

Chisel and Timing Constraints files

提前为这个可能很愚蠢的问题道歉。是否可以将 Scala 脚本集成到 CHISEL 流程中，为给定设计生成时序约束规范 (SDC)？例如按下一个按钮，您就可以将 CHISEL 设计连同一个 SDC 文件一起转换为 Verilog，为综合做好准备。

我目前有这样一个用于 VHDL 的工具流（使用 python 生成约束文件）。但是在 VHDL 中，命名约定非常清楚，对 CHISEL 后端不太确定（而且我在网上找不到任何参考）

这可能吗，或者这不是 CHISEL 的用途？

提前致谢！

Chisel 有一个注释系统来支持跟踪和链接发出的 Verilog 中的信号。我在 Whosebug 上的前一个问题中描述了这个系统：

现有工作可以利用此支持并构建物理设计流程，请参阅 Hammer which is used by Chipyard。